Xilinx FPGA-val szereretnék megvalósítgatni ezt azt. Melyik leíró nylev könyebben tanulható? VHDL vagy Verilog?

Hagyományos programozási nyelvekben (C/C++/#/Java/Assembler/php) eléggé megvagyok. Innen indulunk.

Kapcsolási rajz alapon Xilinx Spartnba már szép dolgokat megcsináltam, de az már kevés asszem. Meg szertnék kicsit a chiptervezés irányába elmenni, aminek alapja ha jól sejtem ezek a leíró nyelvek. Aztán a Spartan 2-nél leragadtam, és azóta FPGA-val nem is foglalkoztam.

Régebben próbálkoztam a VHDL-el is. Közepes sikerrel. De mivel a constraint-ok használatát nem szerettem, igen vegyes lett az eredmény (skew, jitter, race condition hegyek :D :D)... az amatőr chiptervező csapdája :D

Asszem akkoriban valami Mentor Graphics VHDL fordítót és a Xilinx implementálási folyamatot használtam.

De egyszerűen a hagyományos programozási nyelekben megszokott szekvenciális végrehajtást nem bírom félretenni az agyamban. A VHDL-ben is mindig "programlépésekben" gondolkdodom, ahogy a sorokat látom. Pedig hát ott ugye az van "leírva" hogy a logika éa regiszterek miként működjenek kvázi "práhuzamosan", még akkor is ha egy blokk leírása amúgy több sorban történik.

Verilogot nem ismerem. De gondolom dettó...

Esetleg valami értelmes magyar/angol könyv erről? Mintha tizenévvel a VHDL-ről egy BME jegyzet lett volna valahol.